摘要:一種萬用表,包括:FPGA模塊,所述FPGA模塊包括存儲空間;ADC模塊,所述ADC模塊將輸入的模擬信號轉換為ADC數據;數據讀取模塊,所述數據讀取模塊從所述存儲空間中直接讀取ADC數據;輸出模塊,所述輸出模塊用于顯示ADC數據;內存模塊,所述內存模塊為二級緩存;控制器,所述控制器用于發出控制命令。一種萬用表的讀數方法,其特征在于,包括:模擬信號能夠通過ADC模塊轉化為數字信號,即ADC數據;萬用表檢測是否有待讀取的ADC數據;將ADC數據存儲進入FPGA模塊的存儲空間中;存儲空間中的ADC數據存入二級緩存中;數據讀取模塊能夠直接從所述FPGA模塊中讀取ADC數據。
- 專利類型發明專利
- 申請人深圳市鼎陽科技有限公司;
- 發明人鄧智煒;彭曉林;張磊;
- 地址518000 廣東省深圳市寶安區68區留仙三路安通達工業園4棟三樓
- 申請號CN201610157252.4
- 申請時間2016年03月18日
- 申請公布號CN105842509A
- 申請公布時間2016年08月10日
- 分類號G01R15/12(2006.01)I;G06F13/12(2006.01)I;G06F13/28(2006.01)I;