摘要：本發明提供了一種DDR3信號端接結構。存儲器控制器DQS差分輸入輸出緩沖器包括：第一片上端接、以及與第一片上端接相連的第一片輸入緩沖和第一片輸出緩沖；DDR3存儲器DQS差分輸入輸出緩沖器包括：第二片上端接、以及與第二片上端接相連的第二片輸入緩沖和第二片輸出緩沖；第一片的輸入輸出緩沖通過印制線路板走線連接至第二片的輸入輸出緩沖。上拉電阻的一端連接至第一片輸入輸出緩沖的DQS_N引腳、另一端連接至輸入輸出緩沖器的電源電壓。下拉電阻的一端連接至第一片的輸入輸出緩沖的DQS_P引腳、另一端接地。附加電阻的一端連接至第二片的輸入輸出緩沖器的DQS_P引腳、另一端連接至第二片輸入輸出緩沖器的DQS_N引腳。
- 專利類型發明專利
- 申請人無錫江南計算技術研究所;
- 發明人丁亞軍;劉耀;王彥輝;賈福楨;王玲秋;呂春陽;
- 地址214083 江蘇省無錫市濱湖區軍東新村030號
- 申請號CN201210380737.1
- 申請時間2012年10月09日
- 申請公布號CN102915756A
- 申請公布時間2013年02月06日
- 分類號G11C7/10(2006.01)I;H03L7/06(2006.01)I;
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