摘要：本發明公開了一種折疊結構的SM3雜湊密碼壓縮運算電路，包括11個寄存器、5個與門、4個異或門、2個或門，1個非門、8個加法器、6個循環移位單元和21個選擇器；折疊結構的SM3雜湊密碼壓縮運算電路將一輪壓縮運算分為5個時鐘周期進行，每個時鐘周期中各32位寄存器參與執行一次模232加法或者循環左移或者按位異或操作，并且最多只進行一次模232加法操作。與普通迭代方式壓縮運算電路一個時鐘周期完成一輪壓縮運算不同，折疊結構SM3壓縮運算電路以每輪壓縮運算增加4個時鐘周期為代價，換取了電路規模的減小和壓縮運算電路關鍵路徑延時的大幅減小。
- 專利類型發明專利
- 申請人華中科技大學;
- 發明人鄭朝霞;蔚然;鄒雪城;高峻;朱國義;田園;
- 地址430074 湖北省武漢市洪山區珞喻路1037號
- 申請號CN201410349798.0
- 申請時間2014年07月22日
- 申請公布號CN105281890A
- 申請公布時間2016年01月27日
- 分類號H04L9/06(2006.01)I;
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