摘要：本發明涉及一種高電源抑制比、低功耗基準電流和基準電壓產生電路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，電源VDD連接所述N1的柵極、所述P1、P2和P3的源極以及所述N2和N3的漏極，所述P1的漏極連接所述P1、P2和P3的柵極以及所述N1的漏極，所述N1的源極連接所述N3的源極和所述N4的漏極，所述N4的柵極連接所述N5的柵極和漏極以及所述P2的漏極，所述N2的柵極連接所述N3的柵極和漏極，所述N2、N4和N5的源極連接電源GND，所述P3的漏極作為所述基準電流產生電路的輸出端。本發明的電路功耗極低，面積小，電源抑制比高。
- 專利類型發明專利
- 申請人福州大學;
- 發明人胡煒;許育森;黃繼偉;黃鳳英;林安;安奇;
- 地址350002 福建省福州市銅盤路軟件大道89號軟件園A區31號樓五層
- 申請號CN201310198308.7
- 申請時間2013年05月24日
- 申請公布號CN103309391B
- 申請公布時間2016年06月29日
- 分類號G05F1/567(2006.01)I;
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