摘要：本實用新型提供一種基于FPGA的嵌入式網絡同步系統，包括通過內部總線與其他模塊通信的16/32位CPU核心模塊、DMA控制器、RAM控制器、FLASH控制器、ADC控制器、GPIO控制器，所述基于FPGA的嵌入式網絡同步系統還包括提供參考時鐘并接收恢復時鐘用于整個系統以實現網絡時鐘與系統時鐘的同步的系統時鐘產生模塊、接收所述系統時鐘產生模塊提供的參考時鐘并輸出回復時鐘的網絡收發模塊。采用本實用新型的嵌入式網絡同步系統，可以實現策略模塊的小型化和智能化，實現系統多模塊運行的時鐘同步。
- 專利類型實用新型
- 申請人杭州銳達數字技術有限公司;
- 發明人喻建國;陳磊;張振強;
- 地址310000 浙江省杭州市西湖區西斗門路20號西斗門工業園區17號樓南3樓
- 申請號CN201520774192.1
- 申請時間2015年10月07日
- 申請公布號CN205195718U
- 申請公布時間2016年04月27日
- 分類號H04L7/00(2006.01)I;
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